삼성전자, 차세대 D램 'D0a' 로드맵 수정…하이브리드 본딩 앞당긴다

(zdnet.co.kr)

ZDNet Korea2026년 9월 23일AI 산업

삼성전자가 차세대 10나노 미만 D램인 'D0a'의 로드맵을 기존 VCT 구조에서 하이브리드 본딩 기술인 'B1b'로 수정하며, 첨단 패키징 기술을 통한 메모리 시장 주도권 확보를 서두르고 있습니다.

이 글의 핵심 포인트

1삼성전자, 차세대 D램 'D0a' 로드맵을 VCT 구조에서 B1b(하이브리드 본딩)로 수정
2B1b 기술은 웨이퍼 간(W2W) 하이브리드 본딩을 통해 셀과 페리를 분리 제조하여 집적도 향상
3기존 VCT 기술은 기술적 난이도로 인해 'D0a-V'라는 별도 명칭으로 분류 및 병행 개발
4B1b 기술은 차세대 HBM5(8세대) 적용 검토 중이며, HBM4E 대비 속도 50% 향상 목표
5B1b 기반 D0a의 상용화는 약 2년 후로 예상되며, 내년 중순 양산 투자 일정 확정 전망

이 글에 대한 공공지능 분석

왜 중요한가?

메모리 미세화의 물리적 한계에 직면한 상황에서, 공정 자체의 구조 변경(VCT) 대신 패키징 혁신(B1b)을 선택함으로써 차세대 DRAM 시장의 기술 표준 선점 시점을 앞당기려 하기 때문입니다.

어떤 배경과 맥락이 있나?

10나노 이하 공정에서는 트랜지스터를 수직으로 세우는 VCT 기술의 구현 난이도가 매우 높지만, 하이브리드 본딩은 이미 CMOS 이미지센서(CIS)나 고적층 낸드에서 양산 적용된 바 있어 상용화 허들이 상대적으로 낮습니다.

업계에 어떤 영향을 주나?

차세대 고대역폭 메모리인 HBM5 등 메모리 제조 패러다임이 '단일 웨이퍼 내 집적'에서 '웨이퍼 간 분리 제조 및 결합'으로 전환될 것이며, 이는 HBM의 성능과 집적도를 비약적으로 높이는 계기가 될 것입니다.

한국 시장에 어떤 시사점이 있나?

하이브리드 본딩 및 첨단 패키징 공정 도입에 따라, 웨이퍼 간 정밀 접합을 위한 소재, 초정밀 식각 장비, 그리고 검사 솔루션을 보유한 국내 소부장(소재·부품·장비) 기업들에게 새로운 대규모 수요와 기술적 기회가 열릴 것입니다.

이 글에 대한 큐레이터 의견

삼성전자의 이번 로드맵 수정은 '기술적 완성도'보다 '상용화 속도'를 우선시한 매우 실리적인 결정으로 평가됩니다. VCT라는 고난도 아키텍처 변화를 뒤로 미루고, 이미 검증된 하이브리드 본딩(B1b)을 전면에 내세움으로써 AI 메모리 경쟁이 치열한 현시점에서 시장 점유율을 방어하고 차세대 제품(HBM5)의 성능 우위를 조기에 확보하려는 의도가 명확합니다.

다만, 이러한 전략에는 리스크도 존재합니다. B1b 기술이 패키징의 효율성을 높여주지만, 근본적인 트랜지스터 구조의 한계를 극복하지 못한다면 결국 물리적 집적도의 한계에 다시 부딪힐 수 있습니다. 즉, 패키징 기술은 '시간을 버는 기술'이지 '한계를 돌파하는 궁극적 해결책'은 아닐 수 있다는 점입니다.

따라서 스타트업 창업자들은 삼성의 이러한 패키징 중심 로드맵 변화에 주목해야 합니다. 하이브리드 본딩 공정에 필요한 초정밀 식각, 신소재, 검사 장비 등 밸류체인의 변화를 면밀히 모니터링하고, 차세대 패키징 공정의 병목 현상을 해결할 수 있는 기술적 솔루션을 선제적으로 준비하는 것이 핵심적인 기회가 될 것입니다.

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