인텔 1.4나노 '아키텍처 변형' 승부수…전후면 전력공급 검토

(etnews.com)

전자신문 IT1일 전개발자 도구

인텔이 1.4나노급 공정의 기술적 한계를 극복하기 위해 전면과 후면 전력 공급을 모두 활용하는 '듀얼 사이드' 아키텍처 도입을 검토하며, 이는 초미세 공정 경쟁에서 생존을 위한 전략적 타협이자 승부수로 풀이됩니다.

이 글의 핵심 포인트

1인텔, 14A2 공정에서 전면·후면 전력을 모두 활용하는 '듀얼 사이드' 아키텍처 도입 검토 중
2M0 피치를 21나노까지 축소함에 따라 발생하는 배선 저항 및 IR 드롭 현상 해결 목적
3전면 금속 배선의 일부를 보조 전력 및 클록 신호용으로 재할당하는 복합 구조 채택 가능성
4TSMC는 2025~2026년 N2 공정 안정화, 삼성은 2027년 SF2Z(2나노) 상용화 예정
5인텔은 2028년 14A 위험 생산을 목표로 하며, 올해 10월 0.9 버전 PDK 배포 계획

이 글에 대한 공공지능 분석

왜 중요한가?

반도체 미세화 공정이 물리적 한계에 다다르면서 기존의 단일 전력 공급 방식으로는 감당할 수 없는 저항 문제가 발생하고 있으며, 인텔의 이번 결정은 차세대 파운드리 주도권 싸움의 향방을 가를 핵심 변수입니다.

어떤 배경과 맥락이 있나?

1.4나노급 공정에서 M0 피치를 21나노까지 줄이려는 시도는 배선 저항 급증과 IR 드롭 현상을 야기하며, 이를 해결하기 위해 인텔은 후면 전력 공급(BSPDN)에 전면 배선을 보조로 사용하는 복합 구조를 고려하고 있습니다.

업계에 어떤 영향을 주나?

파운드리 시장의 기술 표준이 단순한 미세화를 넘어 아키텍처의 혁신적 변형으로 이동함에 따라, <0xED><0x8C><0xB9>리스 기업들은 설계 단계부터 이러한 복잡한 전력 네트워크 구조를 반영해야 하는 새로운 설계 과제에 직면하게 됩니다.

한국 시장에 어떤 시사점이 있나?

삼성전자의 GAA 기술 우위와 TSMC의 선도적 점유율 사이에서, 국내 <0xED><0x8C><0xB9>리스 및 소부장 기업들은 변화하는 아키텍처 트렌드에 맞춘 차세대 패키징 솔루션 및 설계 자동화(EDA) 역량을 강화해야 합니다.

이 글에 대한 큐레이터 의견

인텔의 '듀얼 사이드' 전략은 기술적 한계를 돌파하기 위한 영리한 '공학적 타협'이지만, 동시에 공정 난이도를 극도로 높이는 양날의 검입니다. 칩 밀도를 높여 High-NA EUV 장비의 경제성을 확보하려는 의도는 명확하나, 전면과 후면 배선을 모두 관리해야 하는 설계 복잡성 증가는 수율 확보를 어렵게 만드는 결정적 리스크가 될 수 있습니다.

스타트업 창업자 관점에서 볼 때, 이는 <0xED><0x8C><0xB9>리스 설계 환경의 거대한 변화를 예고합니다. 단순히 트랜지스터 크기를 줄이는 것을 넘어 전력 네트워크 아키텍처 자체가 복잡해짐에 따라, 저전력·고성능을 구현하기 위한 새로운 IP(Intellectual Property)와 EDA 툴의 중요성이 커질 것입니다. 인텔의 실험적 시도가 성공한다면 새로운 설계 표준이 되겠지만, 실패할 경우 공정 비용 상승으로 인해 중소 규모 <0xED><0x8C><0xB9>리스의 진입 장벽은 더욱 높아질 위험이 있습니다.

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